top of page

Продукты | ALDEC Spec-TRACER

ALDEC_logo.png
 

ALDEC Spec-TRACER

 

Управление жизненным циклом требований к ПЛИС

Внимание, в данный момент поставки этого продукта временно приостановлены. Вендор предполагает до конца 2021 года разработать решение для прослеживаемости в виде дополнительного модуля, встраиваемого в продукт ALDEC Active-HDL.


Spec-TRACER ™ - это унифицированное решение для управления жизненным циклом требований, разработанное специально для проектировщиков кода HDL для FPGA и ASIC. Spec-TRACER облегчает управление требованиями, трассируемость, отслеживаемость, управление тестами, анализ воздействий и отчетность, а также легко интегрируется с инструментами проектирования и моделирования HDL на базе Windows. Spec-TRACER помогает компаниям оптимизировать процесс разработки требований, оптимизировать цикл разработки, улучшить сотрудничество между специалистами внутри компании и снизить риски и затраты.

Основные характеристики



Ввод требований к проекту ПЛИС

  • Автоматический импорт из MS Word или Excel через стили заголовков или теги, включая идентификатор требования, имя, описание, таблицы и изображения

  • Прямая интеграция с DOORS (функции импорта / экспорта)

  • Определяемые пользователем атрибуты требований для предоставления контекста характеристикам требований, статусу и важности

  • Сравнение и отслеживание нескольких версий требований

  • Базисные требования



Трассируемость

  • Прослеживаемые связи между требованиями, кодом HDL, тестовыми примерами, стендами тестов, файлами журналов и формами сигналов

  • Генерация отчетов о прослеживаемости вверх / вниз

Анализ воздействия изменений

  • Мгновенное получение информации о влиянии изменений требований до и после их возникновения

  • Мгновенное получение информации о точном количестве элементов проекта, которые будут затронуты при изменении требований


Управление тестами

  • Создание и управление планами проверки

  • Отслеживание и анализ состояния теста и результатов теста после регрессий, включая статус PASS / FAIL, покрытие кода, покрытие выражений, покрытие утверждений и функциональное покрытие SystemVerilog

  • Автоматическая генерирация трассируемости от тестов до файлов журнала, сигналов, базы данных покрытия и HTML-отчетов


Документация и отчетность

  • Проверка требований, контрольные примеры и результаты тестов по контрольному списку и генерация действий по проверке

  • Создание ежедневных, еженедельных или ежемесячных отчетов в пакетном режиме

  • Создавание сложных отчетов для реализации стандартов и шаблонов компании.

  • Соответствующие шаблоны DO-254 и контрольные списки

bottom of page