Инструмент разработки и моделирования VHDL/Verilog для ПЛИС от компании ALDEC, Active-HDL (для ОС Windows), пользуется заслуженной популярностью у многих разработчиков, в силу своей универсальности (поддерживает разные бренды ПЛИС) и удобства (содержит текстовый редактор, редактор блок-схем и машин состояний, редактор диаграмм, и мощный симулятор с отладчиком).
В новой версии этой программы появились крайне полезные новые возможности:
Поддержка SystemVerilog
64-битное моделирование (включено в конфигурации PE и EE)
Более высокая производительность симулятора
Менеджер маршрута проектирования
Пред-компилированные библиотеки, ускоряющие работу
Анализ покрытия кода
Теперь Active-HDL позволяет моделировать проекты ПЛИС в тестовом окружении UVM!
Скорость моделирования Toggle Coverage повышена в два раза!
Теперь нативно поддерживаются дополнительные инструменты симуляции:
Synopsys Synplicity Synplify Pro 2017-2018
Xilinx Vivado 2018-2019
Microsemi Libero SoC Polar Fire 2.1-12.1
Intel Quartus Prime Standard 18.0-19.2
Lattice Radiant Software LSE 1.0-1.1
Lattice Diamond LSE 3.11
С пакетом при инсталляции предоставляются пре-скомпилированные библиотеки от вендоров (зарегистрированных торговых марок ®):
Intel Quartus
Lattice
Xilinx Vivado
Microsemi Libero
Synopsys FPGA Synthesis
Mentor Graphics Precision RTL Synthesis
UVVM_UTIL
UVVM_VVC_FRAMEWORK
OSVVM
Можно отметить следующие полезные новые возможности этой версии:
Новые возможности переназначения и сортировки выводов и сигналов.
Новый редактор диаграмм сигналов, позволяющий создавать диаграммы и использовать их как входные воздействия.
Поддержка экранов 4к.
Поддержка SV Verification Constructs.
Симуляция UVM environments и SystemVerilog Functional coverage.
В целом, можно сказать, что компания ALDEC существенно улучшила и усилила пакет проектирования FPGA Active-HDL, и эффективность создания и отладки проектов ПЛИС с использованием этого пакета может быть теперь еще более высокой, чем раньше. Демо-версию пакета можно заказать на сайте www.aldec.com