ALDEC Active-HDL
моделирование аналого-цифровых ПЛИС (FPGA)
Вы можете приобрести у нас программный продукт Active-HDL. Он предоставляет разработчикам ПЛИС редактор для создания проекта на языке RTL, симулятор смешанного RTL-кода, который включает в себя: подтвержденный использованием в промышленности механизм мультиязычного моделирования на языках IEEE VHDL, Verilog® и SystemVerilog (Design), с ускорением до 2 раз относительно штатных симуляторов, поставляемых вместе с ПЛИС Xilinx или Intel (Altera), а также поддержку закодированных IP-ядер и отсутствие ограничения на размеры устройства FPGA. Используя Active-HDL, ваша команда разработчиков ПЛИС может в разы ускорить процесс разработки прошивок для ПЛИС, по сравнению с использованием только штатных симуляторов от Xilinx, Altera или Atmel. Для верификации ПЛИС можно дополнительно применять еще один продукт фирмы ALDEC - программу верификации FPGA Riviera-PRO™. Проверку качества RTL-кода можно выполнить в программном продукте ALINT-PRO™.
Вы можете скачать бесплатный вариант Free Active-HDL Student Edition для ознакомления с базовыми возможностями продукта или для решения несложных задач с определенными ограничениями.
Также вы можете ознакомиться с возможностями для учебных заведений, которые предоставляет Университетская программа ALDEC.
Получить демо-версию или купить лицензию Active-HDL
Для получения демо-версии или приобретения лицензии пришлите нам на электронную почту заявку от вашего предприятия.
Основные возможности
Языки
-
Поддержка мульти-язычных проектов ПЛИС
-
VHDL IEEE 1076 (1987, 1993, 2002 и 2008)
-
Verilog® HDL IEEE 1364 (1995, 2001 и 2005)
-
SystemVerilog IEEE 1800™ (Design)
Отладка
-
Интерактивная трассировка выполнения кода
-
Продвинутое управление точками останова
-
Просмотрщик памяти
-
Отладка FSM
-
Просмотрщик формы сигнала
-
Множественные окна просмотра сигналов
-
Управление формой входных сигналов
Закодированные IP-ядра
-
Поддержка SecureIP
-
Поддержка IEEE VHDL и Verilog IP
Поддержка проектов любого размера
Инструменты проектирования HDL
-
Редактор языка HDL, текстов, блок-схем и машины состояний
-
Языковой помощник с шаблонами и автоподстановкой текста
-
Иерархический просмотр с поддержкой конфигураций
-
Поддержка скриптов Macro, Tcl/TK, Perl
-
Пре-компилированные библиотеки от поставщиков FPGA
Управление проектами
-
Менеджер управления маршрутом проекта для всех типов FPGA
-
Управление версиями
-
Рабочее пространство и архивирование проектов
Поддерживаемые платформы
-
Windows® 7/8/10
Публикации
-
Статья А.Бухтеева "Создайте собственный маршрут проектирования ПЛИС в симуляторе Active HDL компании ALDEC".
Конфигурации Active-HDL
Active-HDL Designer Edition
Mixed VHDL/Verilog Design Entry, Project Management, Simulation and SystemVerilog (Design) Simulation support
Active-HDL Desktop Master
Design Entry Only (HDL, State and Block Diagram Editors)
Active-HDL Expert Edition
Mixed VHDL/Verilog/EDIF Design Entry, Project Management, Simulation and SystemVerilog (Design) Simulation with enhanced Debugging, Assertions, Advanced Linting with Basic Rules, IP encryption, Code Coverage, MATLAB/Simulink Co-Simulation and SystemC support
Active-HDL Plus Edition
Mixed VHDL/Verilog/EDIF Design Entry, Project Management, Simulation, Code Coverage and SystemVerilog (Design) Simulation with enhanced Debugging
Отзывы пользователей
"Скорость моделирования в Active-HDL действительно лучше, т.е. быстрее, чем Vivado или Quartus... "
"Редактор Active-HDL встроенный, удобный, подсветка синтаксиса есть, мульти-выделение - есть. Весь проект красиво разбит на архитектуру по каталогам."
"Нет нужды ждать перекомпиляции всех исходников, если в каком-то блоке иерархического проекта что-то поправлено, в отличие от Vivado, где надо перекомпилировать весь проект."
"Работать на Active-HDL гораздо удобнее и эффективнее, чем, например, использовать связку Sublime + Vivado."
"Modelsim это моделятор! А ALDEC Active-HDL - это очень мощный design entry tool+моделятор."